求职意向

芯片类-数字电路设计 广东深圳 薪资面议 随时到岗

教育背景

2020.x -2020x 锤子简历大学 集成电路与集成系统

2016年电子设计大赛五校联赛一等奖

2014年校星火杯二等奖

2014、2015年校二等奖学金

工作经验

2020.x -2020x 华为海思 数字电路设计

高速长距Serdes IP 4个项目开发（速率：112G/60G   工艺：台积电 5,7nm，中芯国际 7 nm）。

项目亮点：

              1、华为首款超高速serdes（60Gbps、112Gbps），对口5G基站；

              2、首款具有自适应（机器学习）能力 PAM4 Serdes（LMS算法）；

              3、全新架构（SarADC+DSP），大量数字信号处理模块；

              4、国内自研最高速；

项目职责：

              1、承担核心模块开发：承担SarADC-DSP中数据通路，时钟通路，监控通路开发。包括以下主要模块：

                   1）数字信号处理模块：FFE（码前干扰滤波）、DFE（码间干扰滤波）、TR-FFE；

                   2）自适应算法模块：LMS（最小均方），TR-LMS；

                   3）时钟恢复算法模块：Muller PD（穆勒鉴相），CDR；

                   4）信道监控算法模块：SNR（信噪比统计），SQD（数据质量检测）

                   5）展频算法模块：SSC；

               负责代码规模：RTL代码量约 5-6 w 行，约180w门；

              2、TestChip集成开发：负责IP测试芯片集成开发，集成模块包括：Marco、FEC编解码、SubPMA、DRCK、FN-PLL、Efuse、SRAM；

               3、功耗、面积持续优化工作：

                   背景：T7工艺切换为S7工艺，原设计综合面积增大40%；

                   1）前端方法：1、创新性使用流水后移动，大量减少时序逻辑面积，面积收益9%；

                                         2、乘加组合逻辑优化，提取POS，减少组合逻辑面积，面积收益5%；

                                         3、大量极端场景测试&仿真，删除2-tapDFE模块，面积收益19%；

                                         4、对DSP进行操作数隔离，降低翻转率，功耗收益10%；

                                         5、优化计算逻辑，使用映射表，降低计算翻转率，功耗收益约3%；

                                         6、适当插入时钟门控，功耗收益约1%；

                   2）后端方法：1、使用mult-bit reg，降低1/3时钟树长度；

                                         2、多轮优化&模块打散优化，降低10%面积；

                                         3、min-size策略，通过替换路径上时序存在余量的cell，降低面积和功耗；

               4、验证支撑定位工作；

                   1）各算法模块 bit-match 验证支撑定位工作；

                   2）基于场景的UVM验证支撑；

                   3）质量看护：测试点评审&代码覆盖率分析；

               5、样片测试TSE

                   1）开发样片测试flow；

                   2）样片测试问题定位；

                   3）担任高速serdes TSE，看护出口质量；

               6、设计自动化&效率提升

                   1）开发python脚本，对不同客户不同需求，顶层连线工作自动化；

           

项目个人评价：

              1、高速Serdes领域骨干数字设计工程师&TSE；

              2、对技术有热情，同时有创新精神，解决T7->S7工艺切换带来的面积和功耗超标问题；

              3、对超高速Serdes架构有深入理解，对LMS自适应算法、数字滤波算法、及各种监控，校准算法有深入理解；

              4、熟悉高速计算理论，对超高速乘法器（Booth radix-8），超高速累加器（Kogge-Stone, Carry Save）有深入理解；   

              5、有较好的python基础，能根据需要开发合适脚本，提升效率；

              6、熟悉UVM和BES，验证&后端配合好，响应快；           

低速短距Serdes1个项目开发（工艺 台积电 7nm）：

             1、负责Serdes中TX开发；

DTP新员工训练项目：

1）系统学习设计-UVM验证-后端开发；

2）针对训练需求设计模块，完成数字设计-UVM验证-后端全流程开发

自我评价

1、研发国内速率最高Serdes，深度理解高速Serdes SarADC-DSP架构，对其中自适应算法&数字信号处理有深入了解，承担过60Gbps和112Gbps Serdes IP开发交付；

2、熟悉数字设计前端全流程：设计-验证-BES（7nm、5nm）；

3、熟悉嵌入式程序设计；

4、熟悉python脚本开发；

5、有对技术的超强好奇心，及较强的创新精神，同时具有较强的抗压能力及乐观精神；